AEC-Q100车规芯片验证E1：TEST 测试/回测_专业集成电路测试网-芯片测试技术-ic test

AEC-Q100文件，是芯片开展车规等级验证的重要标准和指导文件。

E组验证是ELECTRICAL VERIFICATION TESTS电气特性验证测试

本文将重点对E组的第1项TEST ---- Pre- and Post-Stress Function/Parameter 应力验证前/后的功能测/性能参数测试项目进行展开讨论。

AEC Q100表2中 E组验证前三项认证内容及说明

很多朋友可能对于TEST的认证内容很是陌生，很少听到有这项验证内容，但是实际上这个内容是验证产品可靠性最重要的一步，它遍布于整个AEC Q100测试流程的下半部分，可以看到下图中，绿色框圈起来的地方多达16项，而且这里面有些项目还要进行高、低、室温测试。

这个测试到底是干什么的呢，实际上就是基于大批量生产线的ATE测试系统，对于进行AEC Q100认证的样品，再次进行测试，所以很多时候我们管这个测试内容叫做回测。

TEST - Pre- and Post-Stress Function/Parameter - 回测

回测主要就是验证产品在各项应力测试验证前后的状态是否符合标准和要求，那么我们看一下TEST的细节。

表格中信息介绍和解读

表格中的信息给出，TEST的分类是E1，Notes中包含了H、P、B、N、G，也就是说要求密封器件、塑封器件、要求BGA器件、非破坏性测试、承认通用数据。

需求的样品数量是全部的等待进行AEC Q100的样品；

接受标准就是0失效；

测试方法就是根据规格书中的参数要求或者客户的定义进行测试。

附加需求：

要按照表2和图2中所示相关应力内容和附加要求进行TEST测试。所使用的测试软件应符合Q100-007的要求。应力验证之前和之后的所有TEST测试，都需要在每个器件规格要求的温度和极限值范围内进行。

表格解读：
TEST比较关键的就是要根据产品规格书中要求的内容进行测试，所以原则上，该测试程序就需要和大批量生产时的测试程序保持一致，而这种批量测试一般都是在封测厂进行，如果是Fabless模式的IC设计企业，自己很难具备和封测厂相同的ATE测试能力。而通过之前的A、B组验证介绍，我们又了解到，有一些回测必须在一定时间范围内进行，或者在部分项目中间也需要进行中间测试，那么这个时候，封测代工厂的测试机产能是否可以为这种小批量的样品预留，在样品来回运输过程中是否会带来更多的失效风险，需要大家在开展TEST回测的时候综合考虑。

当然如果企业自己有测试团队，按照规格书开发出一套全新的测试程序也是可以的，但是这样的成本会变高，最好可以找到和封测厂相同型号和配置的ATE，这样可以共享Load Board和测试程序。

下面我们看一下AEC Q100-007中的要求，这是AEC-Q100标准自身的第7个附件。

AEC - Q100-007-REV-B FAULT SIMULATION AND FAULT GRADING介绍

适用范围

这种测试方法定义了产品故障分级流程，并指定了被测器件的生产制造测试程序必须能够识别到的故障级别。产品自身设计参数失效不包括在内。
故障分级的另一个术语是故障模拟。故障分级适用于所有数字电路，包括混合信号的数字部分加线性电路。故障分级不适用于电路的线性部分。

此外，本文档还涵盖了建模和逻辑仿真需求;假定的故障模型和故障仿真要求;以及评估和报告测试覆盖率必须遵循的流程。

目的

器件质量由三个因素决定:

故障模型的质量:故障模型是否充分模拟了制造过程中缺陷的影响?

故障覆盖范围:给定一个故障模型，针对这些故障测试多少电路点?

环境缺陷激活条件:某些缺陷仅在某些激活条件(电压、温度、频率)下表现出来(或让缺陷更明显)。因此，这些激活条件需要反映在测试内容设置中才能有效。

此测试方法的目的是使用当前的故障模拟模型开发，针对产品各功能模块的最佳故障覆盖率方案，以便最小化识别缺陷并向最终用户报告故障测试覆盖率程度。这种测试方法没有讨论故障模型的有效性，也没有讨论适当的激活条件。

测试流程

故障模拟和故障分级的典型流程流程如图1所示。

AEC Q100-007 图1

4.1 器件仿真

仿真是研究集成电路中相互作用参数之间关系的一种模拟过程。模拟器必须支持至少零(0)，一(1)和未知(U或X)的逻辑状态。此外，模拟器必须支持适当的“Strength”，以基于目标技术和设计实践实现正确的逻辑建模。

仿真使用足够精确的模型来模拟电路的功能行为。集成电路可以用几个抽象层次来描述(见图2):

a.行为模型:根据集成电路执行的算法来描述。允许用于ROM、RAM、EPROM、EEPOM，模拟器件的功能失效模型。

b.功能模型:根据功能块内部和功能块之间的数据流和控制信号来描述集成电路。这些块是由闩锁、寄存器和复杂度相似的元素组成的。允许在每个寄存器都可以在门/晶体管级别分析的情况下使用。

c.逻辑模型:集成电路是根据开关元件(门和触发器)的互连来描述的，也被称为门或结构模型。推荐使用此种方式于，所有输入输出点检测：固定逻辑失效模型

d.开关级模型:集成电路按照金属氧化物半导体电路的逻辑行为来描述。开关级模型由晶体管连接的节点组成，也称为晶体管模型。

4.2 失效模型

在这里不再详细描述，需要的话可以参考原文件

4.3 失效检测

4.3.1 初始条件

在故障模拟开始时，每条逻辑线路和所有包含内存组件的状态必须是未知的(U或X)。任何其他初始条件，包括任何线路或内存元素显式初始化为0(0)或1(1)，都必须验证并记录在案。如果在特定模型的每个实例中都进行了相同的初始化，那么记录一次初始化就足够了。但是，必须说明模型的所有实例都受到了影响。

4.3.2 测试序列

将器件测试序列引入到单个固定逻辑故障模型中，然后模拟器件信号的传播。

4.3.3 检测标准

当无故障模型和故障模型之间存在设备输出值的逻辑差异(即0和1之间)时，就可以检测到故障。这种差异是诱发性固定逻辑条件下的结果。

4.4 故障清单

必须以确定的方法生成电路中所有建模故障集合而成的故障列表。不允许对建模的故障进行统计抽样。

4.5 模拟器/测试器差异文档

故障模拟器和测试设备使用的测试向量序列，在格式或时间点上的任何偏差都应记录在故障模拟报告中。

4.6 模块化设计

模块化和相互独立测试的设计可以分别进行测试分级，并且可能不需要针对每个设计变更进行测试程序重做，只要每个模块的测试模式始终是分级的模式，并且在对故障进行评分时每个输入和输出都是可用的。

4.7 固定逻辑失效类型

在这里不再详细描述，需要的话可以参考原文件

5 测试覆盖率的衡量

下面的测量主要集中在固定逻辑故障模型上，很可能不适用于其他模型，如IDDQ。（IDDQ测试是通过检测CMOS静态漏电流是否有较明显变化来判定电路中是否有桥接、开短路等缺陷。）

5.1 故障折叠

为了便于故障模拟，允许使用故障等价和显性的概念。
故障等价和显性允许我们将多个故障合并到一个集合中，这样用一个测试向量就可以检测到这些故障。把可能的故障总数减少到必要故障的最小数目的过程称为故障分解。例如，可以将一系列缓冲区中的错误合并(折叠)为一组错误。

5.2 潜在的故障检测

如果在测试向量的应用过程中，无故障逻辑模型的主输出值在特定仿真时间为0(0)或1(1)，但在同一仿真时间对应的故障逻辑模型的主输出值为U或X，则认为有可能检测到建模故障。潜在被检测到至少10次的故障可视为已检测到故障。这是基于这样一个假设:如果在测试向量的应用过程中出现了10次或更多次，则U或X值将至少一次与无故障逻辑模型值相反。大多数故障模拟器允许用户为此目的设置一个阈值，该阈值必须设置为至少10。另一种方法是简单地计算所有可能检测到的故障，并将其中的50%视为检测到的故障。

5.3 测试覆盖率

5.3.1 故障检测的比率

检测到的故障百分比，或测试级别，等于检测到的故障总数除以可能的故障总数减去无法检测到的故障。

测试覆盖率模型

其中

选择合适的计算方法的经验法则是，使用自动测试向量生成模式(ATPG)对数字设备和块使用逻辑(门)故障模型。

5.3.2 TYPE2故障

(1在逻辑级和电路级都完全不可测试的是TYPE1故障;2在电路级可以测试但在逻辑级不可测试的是TYPE2故障)

由于标准模拟工具无法量化TYPE2故障的影响，因此应该使用间接方法来确保这些故障的覆盖范围。TYPE2故障通常被认为是数字电路中的延迟故障。对于模拟电路，TYPE2故障会影响参数规格。

对于扫描设计，必须包括针对延迟故障的扫描模式。功能模式可作为检测延迟故障的辅助扫描。对于非扫描设计，延迟故障必须完全由功能模式来覆盖。

用于目标延迟故障的扫描模式的捕获周期应按设备的额定频率执行，也可用于覆盖固定逻辑故障。对于功能模式，测试应在产品的额定频率下运行。延迟故障测试描述和覆盖范围应根据章节5.3.1报告。

对于超出本文档范围但可在其他地方指定的模拟电路的测试，需要进行功能测试、参数测试或验证规格的其他类型的测试(如BIST内置自测试)。测试描述应按第7节报告。

5.3.3 测试覆盖率的报告

临时故障覆盖报告可能基于折叠故障列表。然而，最终报告的测试覆盖范围应根据故障列表中的故障总数，而不是折叠后故障列表。报告的故障覆盖率百分比必须适当地划分为模型(例如，固定逻辑、转换延迟、IDDQ)和产品模块(例如，模拟、数字逻辑、内存)。

5.3.4 算法衍生的测试向量

如果已建立的测试算法被用来为使用行为模型的设计部分推导测试向量，则必须报告已建立的测试覆盖率。参考文献和其他相关材料必须被记录下来，以支持所使用算法的有效性。如果一个已经建立的测试算法被定制或者一个新的测试算法被开发，它的有效性必须被证明并且测试覆盖率(这样建立的)应该被报告。如果行为模型包含在结构级别建模的子块(即与RAM分区相关的解码逻辑)，则必须在故障模拟报告中提供证明，说明所使用的测试算法如何覆盖嵌入结构逻辑中的卡在故障。

5.3.5自动测试向量生成(ATPG) /扫描测试

在基于扫描的设计中，可以使用扫描测试模式而不是功能模式来提供指定的停留测试覆盖率要求。如果仅通过扫描模式不能满足指定的停留测试覆盖率，则可以使用功能模式来补充扫描模式。

通常需要额外的测试来检测延迟故障。在基于扫描的设计中，需要针对延迟故障的扫描模式。这些扫描模式可以由功能模式补充。

为了检测延迟故障，应该在额定频率下运行功能测试。对于针对延迟故障的扫描测试，捕获周期应以额定频率执行。延迟故障测试描述和覆盖范围应根据章节5.3.1报告。

6 接受标准

6.1 统计抽样

不允许对建模的故障进行统计抽样。

6.2 鉴定试验要求

提交确认和批准的器件必须使用向量集进行测试，其固定逻辑故障覆盖率大于或等于下面所示的使用逻辑模型的设计部分的百分比。如果没有满足测试覆盖率要求，则必须提交所有未检测到的故障的解释以及改进计划。如果适用，鼓励执行IDDQ，除非供应商对IDDQ不能或不应该执行的原因提供解释。为了达到本文档要求的覆盖水平，设备必须设计为适应IDDQ测试。以下是根据IDDQ测试的存在和级别，对设备不同部分的生产测试覆盖率要求。

6.2.1 混合模式电路的模拟电路或模拟电路块

要求100%的规范覆盖。

6.2.2 数字电路或混合模式电路的数字电路块

用于所有交付生产的部件的生产测试装置的卡滞故障覆盖率必须大于或等于98%的测试覆盖率。

6.2.3 带有IDDQ或ISSQ的数字电路或数字电路块

如果可接受的IDDQ或ISSQ测试(根据附录)包含在生产测试集中，用于交付生产的所有部件的生产测试集的卡滞故障覆盖率必须大于或等于97%的测试覆盖率。

6.2.4 利用扫描设计的数字电路或数字电路块的过渡延迟故障覆盖

添加过渡延迟故障覆盖率是提高设备总体测试覆盖率的理想方法。一个合理的目标是80%的测试覆盖率。

6.2.5 使用伪卡滞IDDQ故障覆盖的数字电路或数字电路块

添加伪卡滞IDDQ故障覆盖率是提高设备整体测试覆盖率的理想方法。一个合理的目标是70%的测试覆盖率。

6.3 理论场差率

根据Agrawal和Williams-Brown中引用的模型，利用其百分比和功能收率计算测试覆盖率的理论不良率。这些模型估计是理论上的最坏情况估计，只考虑固定逻辑故障。包含其他类型的故障使这些计算非常复杂，因此在使用这些结果时必须谨慎。

6.4 试验顺序改变

在接受测试等级后，如果不对受影响电路块的整个测试序列执行新的测试等级，则不允许删除测试。但是，可以添加其他测试。此外，对于设计的每次修订，必须重新建立可接受的测试覆盖级别，因为一些以前成功的测试可能会由于设计修改而失效。如果供应商有足够的手段排除更改后需要新的测试等级的需要，则必须在生产交付之前将结果提供给用户。

6.5 用户审计

用户保留审核故障和测试分级结果的权利。

6.6 无法满足生产故障覆盖

如果不能满足生产测试覆盖要求，供应商必须提交一份完整的报告给用户批准，解释不能满足要求的原因。

总结

TEST测试的过程，就是确保产品在不同条件下功能及参数的正确性。

对于常温、高温和低温的TEST温度，请参考AEC Q100 1.3.4章节的定义。

热测试和冷测试的终端端点TEST测试温度，如果压力测试需要，必须与特定等级指定的温度相等。如果考虑到上电测试过程中的结加热，热测试端点测试温度可以更高。

在三温TEST的过程中，可以采用三温Handler和实验箱的方式，根据情况选择就可以。

本文对AEC-Q100 E组的第1项内容TEST进行了介绍和解读，希望对大家有所帮助

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